Υλοποίηση και σύνθεση του πυρήνα του επεξεργαστή MIPS σε System Verilog

Implementation of a synthesizable MIPS core in System Verilog

dc.contributor.advisor	Μπέλλας, Νικόλαος	el
dc.contributor.advisor	Σωτηρίου, Χρήστος	el
dc.creator	Πιστόπουλος, Στέφανος	el
dc.date.accessioned	2018-04-03T10:00:26Z
dc.date.available	2018-04-03T10:00:26Z
dc.date.issued	2016
dc.identifier.other	15414
dc.identifier.uri	http://hdl.handle.net/11615/48183
dc.language.iso	en	en
dc.rights	Attribution-NonCommercial-NoDerivatives 4.0 International	en
dc.rights.uri	http://creativecommons.org/licenses/by-nc-nd/4.0/	en
dc.subject.other	Ηλεκτρονικοί υπολογιστές -- Κυκλώματα -- Σχεδιασμός	el
dc.subject.other	Αρχιτεκτονική ηλεκτρονικών υπολογιστών	el
dc.subject.other	Βάσεις δεδομένων	el
dc.title	Υλοποίηση και σύνθεση του πυρήνα του επεξεργαστή MIPS σε System Verilog	el
dc.title	Implementation of a synthesizable MIPS core in System Verilog	en
dc.type	bachelorThesis	en
heal.recordProvider	Πανεπιστήμιο Θεσσαλίας - Βιβλιοθήκη και Κέντρο Πληροφόρησης	el
heal.academicPublisher	Πανεπιστήμιο Θεσσαλίας. Πολυτεχνική Σχολή. Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών.	el
heal.academicPublisherID	uth	en
heal.fullTextAvailability	true	en
dc.rights.accessRights	free	en

Attribution-NonCommercial-NoDerivatives 4.0 International