Υλοποίηση και σύνθεση του πυρήνα του επεξεργαστή MIPS σε System Verilog
Implementation of a synthesizable MIPS core in System Verilog
Προβολή/
Όνομα Επιβλέποντος
Μπέλλας, Νικόλαος
Σωτηρίου, Χρήστος
Ημερομηνία
2016Γλώσσα
en
Λέξη-κλειδί
Πρόσβαση
ελεύθερη
Ακαδημαϊκός Εκδότης
Πανεπιστήμιο Θεσσαλίας. Πολυτεχνική Σχολή. Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών.
Collections
Attribution-NonCommercial-NoDerivatives 4.0 International