Υλοποίηση και σύνθεση του πυρήνα του επεξεργαστή MIPS σε System Verilog
Implementation of a synthesizable MIPS core in System Verilog
Öffnen
Supervisor name
Μπέλλας, Νικόλαος
Σωτηρίου, Χρήστος
Datum
2016Language
en
Schlagwort
Access
free
Academic publisher
Πανεπιστήμιο Θεσσαλίας. Πολυτεχνική Σχολή. Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών.
Collections
Solange nicht anders angezeigt, wird die Lizenz wie folgt beschrieben: Attribution-NonCommercial-NoDerivatives 4.0 International