Logo
    • English
    • Ελληνικά
    • Deutsch
    • français
    • italiano
    • español
  • Ελληνικά 
    • English
    • Ελληνικά
    • Deutsch
    • français
    • italiano
    • español
  • Σύνδεση
Προβολή τεκμηρίου 
  •   Ιδρυματικό Αποθετήριο Πανεπιστημίου Θεσσαλίας
  • Επιστημονικές Δημοσιεύσεις Μελών ΠΘ (ΕΔΠΘ)
  • Δημοσιεύσεις σε περιοδικά, συνέδρια, κεφάλαια βιβλίων κλπ.
  • Προβολή τεκμηρίου
  •   Ιδρυματικό Αποθετήριο Πανεπιστημίου Θεσσαλίας
  • Επιστημονικές Δημοσιεύσεις Μελών ΠΘ (ΕΔΠΘ)
  • Δημοσιεύσεις σε περιοδικά, συνέδρια, κεφάλαια βιβλίων κλπ.
  • Προβολή τεκμηρίου
JavaScript is disabled for your browser. Some features of this site may not work without it.
Ιδρυματικό Αποθετήριο Πανεπιστημίου Θεσσαλίας
Όλο το DSpace
  • Κοινότητες & Συλλογές
  • Ανά ημερομηνία δημοσίευσης
  • Συγγραφείς
  • Τίτλοι
  • Λέξεις κλειδιά

A 76-84 GHz CMOS × Subharmonic Mixer with Internal Phase Correction

Thumbnail
Συγγραφέας
Plessas F., Souliotis G., Makri R.
Ημερομηνία
2018
Γλώσσα
en
DOI
10.1109/TCSI.2017.2785119
Λέξη-κλειδί
Adders
Error correction
Intermediate frequency amplifiers
Millimeter waves
Mixers (machinery)
Noise figure
1dB compression point
Low power technologies
Mm-wave frequencies
Optimal performance
Port-to-port isolation
Radio frequency integrated circuits
Subharmonics
Third order intercept points
CMOS integrated circuits
Institute of Electrical and Electronics Engineers Inc.
Εμφάνιση Μεταδεδομένων
Επιτομή
A CMOS 4\times subharmonic mixer (SHM) with an internal phase error correction mechanism operating at mm-wave frequencies is proposed in this paper. The SHM operates with a 81-GHz RF input signal and a 20-GHz local oscillator (LO) signal to produce a 1-GHz output. The single ended input is converted into octet-phase, through an active input balun, an active polyphase filter, and certain phase adders. A phase calibration technique is employed, to compensate the phase deviations due to the circuit mismatches, offering a ±5° phase adjustment between the generated phase shifts. By this technique, a close to optimal performance can be obtained, especially in terms of conversion gain and LO-IF isolation, which can be improved by 1.5 to 7.5 dB and by 5 to 17 dB, respectively. Fabricated in a 65-nm CMOS low-power technology, the prototype exhibits a conversion gain of -8 dB (without using an IF amplifier), a 1 dB compression point ( \text{P}-{\mathrm {1dB}} ) of -10 dBm, a third-order intercept point (IIP3) of 1 dBm, and a noise figure of 15 dB. The power consumption is 213 mW, and port-to-port isolation is >70 dB. The achieved performance compares well with the state of the art at these high frequencies despite the use of a slower CMOS process. © 2004-2012 IEEE.
URI
http://hdl.handle.net/11615/78267
Collections
  • Δημοσιεύσεις σε περιοδικά, συνέδρια, κεφάλαια βιβλίων κλπ. [19743]
htmlmap 

 

Πλοήγηση

Όλο το DSpaceΚοινότητες & ΣυλλογέςΑνά ημερομηνία δημοσίευσηςΣυγγραφείςΤίτλοιΛέξεις κλειδιάΑυτή η συλλογήΑνά ημερομηνία δημοσίευσηςΣυγγραφείςΤίτλοιΛέξεις κλειδιά

Ο λογαριασμός μου

ΣύνδεσηΕγγραφή (MyDSpace)
Πληροφορίες-Επικοινωνία
ΑπόθεσηΣχετικά μεΒοήθειαΕπικοινωνήστε μαζί μας
Επιλογή ΓλώσσαςΌλο το DSpace
EnglishΕλληνικά
htmlmap