Logo
    • English
    • Ελληνικά
    • Deutsch
    • français
    • italiano
    • español
  • Ελληνικά 
    • English
    • Ελληνικά
    • Deutsch
    • français
    • italiano
    • español
  • Σύνδεση
Προβολή τεκμηρίου 
  •   Ιδρυματικό Αποθετήριο Πανεπιστημίου Θεσσαλίας
  • Επιστημονικές Δημοσιεύσεις Μελών ΠΘ (ΕΔΠΘ)
  • Δημοσιεύσεις σε περιοδικά, συνέδρια, κεφάλαια βιβλίων κλπ.
  • Προβολή τεκμηρίου
  •   Ιδρυματικό Αποθετήριο Πανεπιστημίου Θεσσαλίας
  • Επιστημονικές Δημοσιεύσεις Μελών ΠΘ (ΕΔΠΘ)
  • Δημοσιεύσεις σε περιοδικά, συνέδρια, κεφάλαια βιβλίων κλπ.
  • Προβολή τεκμηρίου
JavaScript is disabled for your browser. Some features of this site may not work without it.
Ιδρυματικό Αποθετήριο Πανεπιστημίου Θεσσαλίας
Όλο το DSpace
  • Κοινότητες & Συλλογές
  • Ανά ημερομηνία δημοσίευσης
  • Συγγραφείς
  • Τίτλοι
  • Λέξεις κλειδιά

Constant delay systolic binary counter with variable size cellular automaton based prescaler

Thumbnail
Συγγραφέας
Chioktour V., Kakarountas A.
Ημερομηνία
2021
Γλώσσα
en
DOI
10.1016/j.compeleceng.2021.107291
Λέξη-κλειδί
Delay circuits
Digital circuits
Binary counters
Cellular automatons
Constant delays
Counter
High-throughput
One dimension
Prescalers
Radix 2
Systolic structures
Variable sizes
Cellular automata
Elsevier Ltd
Εμφάνιση Μεταδεδομένων
Επιτομή
An One-Dimension (1D) Cellular Automaton (CA) is studied as a generator for the radix-2 sequence, presenting suitable characteristics for the design of a fast and constant delay synchronous digital counter. The main contribution of this work is the proposal of a new type of synchronous digital counters including a CA-based prescaler and consecutive counting modules of various configurations (in terms of bitlength, speed and area requirements) to result in a modular and systolic counting structure with the minimum redundant hardware and low-power operation. It is the first time that a thorough exploration of the 1D CA rule 102 is offered and considered as the prescaler of a systolic counter of heterogeneous modules in size, achieving the desired constant delay characteristic with low area/power penalty. The proposed counter, compared to hard Intellectual Property (IP) cores, presents up to 90% enhancement of speed for 9.37%–33.0% area penalty for reconfigurable technologies. © 2021 Elsevier Ltd
URI
http://hdl.handle.net/11615/72800
Collections
  • Δημοσιεύσεις σε περιοδικά, συνέδρια, κεφάλαια βιβλίων κλπ. [19743]
htmlmap 

 

Πλοήγηση

Όλο το DSpaceΚοινότητες & ΣυλλογέςΑνά ημερομηνία δημοσίευσηςΣυγγραφείςΤίτλοιΛέξεις κλειδιάΑυτή η συλλογήΑνά ημερομηνία δημοσίευσηςΣυγγραφείςΤίτλοιΛέξεις κλειδιά

Ο λογαριασμός μου

ΣύνδεσηΕγγραφή (MyDSpace)
Πληροφορίες-Επικοινωνία
ΑπόθεσηΣχετικά μεΒοήθειαΕπικοινωνήστε μαζί μας
Επιλογή ΓλώσσαςΌλο το DSpace
EnglishΕλληνικά
htmlmap